Error 61499 при компиляции FPGA
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Error 61499 при компиляции FPGA
Не могу разобраться, из-за чего возникает данная ошибка при компиляции FPGA на cRIO.
Иногда ошибки нет, но часто - возникает. Пробовал чистить битфайлы, пересоздавать билд - не помогает.
В какую сторону копать?
Что за skew такой?
Иногда ошибки нет, но часто - возникает. Пробовал чистить битфайлы, пересоздавать билд - не помогает.
В какую сторону копать?
Что за skew такой?
Последний раз редактировалось K0sinus 12 окт 2021, 18:16, всего редактировалось 1 раз.
-
Vasiliy Baev
- leader
- Сообщения: 545
- Зарегистрирован: 31 окт 2011, 09:02
- Награды: 4
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Благодарил (а): 9 раз
- Поблагодарили: 10 раз
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Модуль жалуется на тайминг. Займитесь оптимизацией кода. Или возьмите cRio с "более жирной" ПЛИС.
-
- professor
- Сообщения: 3404
- Зарегистрирован: 31 июл 2011, 23:05
- Награды: 2
- Версия LabVIEW: 12-18
- Благодарил (а): 49 раз
- Поблагодарили: 173 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Дело может быть не в штуках, а в методе работы с ними.
Попробуйте вместо массивов регистры и прочие "механизмы" попробовать. 60 элементов всё же не много.
Попробуйте вместо массивов регистры и прочие "механизмы" попробовать. 60 элементов всё же не много.
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Не понимаю, почему ошибка возникает не всегда. И наоборот, чтобы скомпилировать приходится с бубном плясать - дисэйблить участки кода, компилировать, потом обратно энейблить и снова компилировать- и тогда компилируется, хотя особо ничего не поменялось. И что это за параметр такой? Может, его где-то можно задать?
Насчёт, регистров, можно пример? В timeloop пихать значение в регистр или фифо и потом в отдельном цикле его вытаскивать и в массив? Я так пробовал, та же ошибка.
Или имеется ввиду вытаскивать фифо в RT модуль?
Насчёт, регистров, можно пример? В timeloop пихать значение в регистр или фифо и потом в отдельном цикле его вытаскивать и в массив? Я так пробовал, та же ошибка.
Или имеется ввиду вытаскивать фифо в RT модуль?
-
- professor
- Сообщения: 3404
- Зарегистрирован: 31 июл 2011, 23:05
- Награды: 2
- Версия LabVIEW: 12-18
- Благодарил (а): 49 раз
- Поблагодарили: 173 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Зачем массив собирать? Скорее всего можно обойтись без него.
Вообще, Хранение данных в контролах/индикаторах - плохая привычка. Провода - наше всё
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Спасибо, попробую с Memory. Но массивы все равно нужны - для отображения, надо видеть все 60 значений.
-
- professor
- Сообщения: 3404
- Зарегистрирован: 31 июл 2011, 23:05
- Награды: 2
- Версия LabVIEW: 12-18
- Благодарил (а): 49 раз
- Поблагодарили: 173 раза
- Контактная информация:
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
А если я буду считывать Memory из RT - я же обязательно что-нибудь потеряю?
-
- professor
- Сообщения: 3404
- Зарегистрирован: 31 июл 2011, 23:05
- Награды: 2
- Версия LabVIEW: 12-18
- Благодарил (а): 49 раз
- Поблагодарили: 173 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
А вы её не сможете прочитать :)
Для передачи между уровнями FIFO (если быстро и без потерь)
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Вот, собственно, мы и вернулись к вопросу. Если массивы не стоит смотреть на уровне FPGA, эти массивы надо формировать в RT. Memory тогда не годится, а количество FIFO ограничено пятью для этого cRio… а у нас 6 каналов по 10 сигналов и нам их нельзя мешать.
-
- professor
- Сообщения: 3404
- Зарегистрирован: 31 июл 2011, 23:05
- Награды: 2
- Версия LabVIEW: 12-18
- Благодарил (а): 49 раз
- Поблагодарили: 173 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Что значит "нельзя мешать"? Скорость чтения одинаковая? Или хотя бы кратная?
-
Andrew Lunev
- VIP
- Сообщения: 957
- Зарегистрирован: 11 дек 2010, 12:31
- Награды: 2
- Версия LabVIEW: 2014-2021
- Откуда: Москва
- Благодарил (а): 4 раза
- Поблагодарили: 10 раз
Re: Error 61499 при компиляции FPGA
Вы сами решаете как данные добавлять в FIFO и как их извлекать. Можно сначала номер канала посылать, потом данные. И так для каждой точки. На уровне RT потом их разбирать. Или по одному каналу DMA посылать данные со всех каналов вперемешку, а по другому номера каналов. Тогда можно будет каждому измерению сопоставить канал.
Если данные не более 24 бит, то можно преобразовать их к 32 битам и в лишнем байте хранить номер канала. Потом разделять на уровне RT.
Придумать можно десятки вариантов.
-
- user
- Сообщения: 70
- Зарегистрирован: 22 ноя 2017, 10:29
- Версия LabVIEW: 2019
- Откуда: Санкт-Петербург
- Поблагодарили: 2 раза
- Контактная информация:
Re: Error 61499 при компиляции FPGA
Спасибо за помощь!
Действительно, дело было в обработке массивов в tomeloop.
Решил проблему через Memory, а во внешнем цикле уже формировал массивы.
Наружу пока не передавал.
Действительно, дело было в обработке массивов в tomeloop.
Решил проблему через Memory, а во внешнем цикле уже формировал массивы.
Наружу пока не передавал.
-
- Похожие темы
- Ответы
- Просмотры
- Последнее сообщение